原文件
module sync #(
parameter DEST_SYNC_FF = 4,
parameter INIT_SYNC_FF = 0,
parameter SIM_ASSERT_CHK = 0,
parameter SRC_INPUT_REG = 1
)
(
input src_in,
output dest_out,
input src_clk,
input dest_clk
);
xpm_cdc_single #(
.DEST_SYNC_FF(DEST_SYNC_FF),
.INIT_SYNC_FF(INIT_SYNC_FF),
.SIM_ASSERT_CHK(SIM_ASSERT_CHK),
.SRC_INPUT_REG(SRC_INPUT_REG)
)
xpm_cdc_single_inst (
.dest_out(dest_out),
.dest_clk(dest_clk),
.src_clk(src_clk),
.src_in(src_in)
);
endmodule
执行verilog-format.align
module sync #(
parameter DEST_SYNC_FF = 4 ,
parameter INIT_SYNC_FF = 0 ,
parameter SIM_ASSERT_CHK = 0 ,
parameter SRC_INPUT_REG = 1
)
(
input src_in ,
output dest_out ,
input src_clk ,
input dest_clk
);
xpm_cdc_single #(
.DEST_SYNC_FF ( DEST_SYNC_FF ),
.INIT_SYNC_FF ( INIT_SYNC_FF ),
.SIM_ASSERT_CHK ( SIM_ASSERT_CHK ),
.SRC_INPUT_REG ( SRC_INPUT_REG )
)
xpm_cdc_single_inst (
.dest_out ( dest_out ),
.dest_clk ( dest_clk ),
.src_clk ( src_clk ),
.src_in ( src_in )
);
endmodule
