概述

这是一个FPGA开发的辅助插件。

功能

• 生成SystemVerilog和Verilog代码的测试平台
• 生成SystemVerilog和Verilog代码的例化代码
• 生成SystemVerilog和Verilog代码的状态机代码

使用方法

前提:在SystemVerilog和Verilog文件中。

• 生成 Testbench 到剪切板 ：快捷键alt+t或右键。
• 生成 Instantiation 到剪切板：快捷键alt+i或右键。
• 生成状态机代码 ：快捷键alt+f或右键。 Tap:下述所有快捷键操作，右键均可达到同样目的。

生成状态机指令说明

• 格式:
  • state1-state2，state2-state3，state3-state1
• 指令要求：
  • 指令必须在SystemVerilog或Verilog文件的任意空白行中。
  • 状态机状态必须完备，即应当回归默认态。
  • 指令文本必须为小写字母。

更新记录

• 0.0.1 2024.11.23
  • 初始版本。
• 0.0.2 2024.11.24
  • 修改README.md。
• 0.0.3 2024.11.28
  • 修改部分快捷键，添加状态机生成功能。
• 0.0.4 2024.12.5
  • 优化测试平台和例化的代码，消除例化代码时无模块名的Bug。
• 0.0.5 2024.12.6
  • 优化DUT的仿真文件。