SystemVerilog Instantiation tool

SystemVerilog 实例化模板生成器

该扩展用于解析 SystemVerilog/Verilog 模块定义并自动生成模块实例化模板，包括信号声明和参数化实例化代码。

• 自动解析 SystemVerilog 模块定义, 生成完整的实例化模板
• 自动生成信号声明
• 处理参数化模块
• 支持向量端口和多维数组

插件基于sv_inst_gen工具生成实例化模板。

使用方法

• 在需要实例化的.v或.sv文件上右键单击，在弹出菜单中选择 "生成实例化模板"。

• 在编辑器界面右键单击，在弹出菜单中选择 "生成实例化模板"。

• 单击编辑器右上角的图标，可生成当前编辑文件的实例化模板。

• 自动生成包括信号声明和参数化实例化代码显示在编辑区，并自动复制到剪贴板。