Otter FPGA Toolkit - 水獭FPGA工具集

小水獭的 FPGA/Verilog 开发利器，集成语法检查、一键例化、代码排版、高亮、补全、跳转

功能一览

安装方法

从 VSIX 安装

1. 下载 otter-fpga-toolkit-x.x.x.vsix
2. VSCode/CodeBuddy → Ctrl+Shift+X → ... → Install from VSIX...
3. 选择 vsix 文件
4. Ctrl+Shift+P → Developer: Reload Window

从源码运行

cd otter-fpga-toolkit
# 按 F5 启动调试模式，或:
npm install -g @vscode/vsce
vsce package
# 然后安装生成的 vsix

使用说明

一键例化 Ctrl+1

1. 光标放在 Verilog 文件中（包含 module 声明）
2. 按 Ctrl+1
3. 例化模板自动插入：

// 输入:
module test_module #(
    parameter P_DATA = 16
)(
    input  clk,
    output data
);

// 按 Ctrl+1 → 生成:
test_module #(
    .P_DATA       (P_DATA       ),// parameter P_DATA = 16
) test_module_U0 (
    .clk          (clk          ),// input  clk
    .data         (data         ) // output data
);

代码排版 Ctrl+L

• 自动对齐信号声明和例化端口
• 统一注释格式为 ,// 注释

语法检查

设置 → Otter FPGA Toolkit → Lint Tool 可选：

首次使用需配置路径（如 xvlogPath），扩展会自动查找常见安装位置。

语法检查会在系统临时目录里运行，避免在源码目录留下 a.out、xsim.dir、xvlog.log、work/ 等工具链中间文件。

代码补全

输入关键字自动提示模板，带 [Otter] 标识：

• module / always @* / case / if / for / fsm 等 25+ 模板
• 文件中已定义的信号名（含行号）

约束文件高亮

支持常见 FPGA 约束文件：

• .sdc：时序约束
• .xdc：Xilinx/Vivado 约束
• .cst：Gowin 物理约束

设置项

项目结构

otter-fpga-toolkit/
├── extension.js                # 主逻辑 (例化/排版/检查/跳转/补全)
├── package.json                # 扩展配置
├── icon.png                    # 水獭图标
├── language-configuration.json # 括号/注释自动补全
├── syntaxes/
│   ├── verilog.tmLanguage.json
│   ├── systemverilog.tmLanguage.json
│   ├── sdc.tmLanguage.json
│   ├── xdc.tmLanguage.json
│   └── cst.tmLanguage.json
└── readme.md

许可

MIT License - 水獭出品