前言
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功能简介
代码格式化
【功能简述】: formatSelection 实现verilog代码(变量对齐,逗号对齐,括号对齐)格式化功能
【命令】
- 🔵【代码格式化】 命令 : formatSelection 快捷键 :CTRL + L
- 🔵【ALWAYS块格式化】命令 : formatAlwaysBlock 快捷键 :CTRL + U
【设置】
- 🔵Simple Align: Num1 到 Simple Align: Num4 :分别为 代码格式化的空格数量:
例如原本代码为:
output [ 7: 0] uart_data_232_0 ,
reg [ 15: 0] reg_rf_ct9 ;
parameter RF_ADC3_MIN = 16'h8233;
assign uart_bus_clk = clk;
uart_top_232 u0_uart_top_232(
.uart_bus_clk (uart_bus_clk ),
.uart_bus_rst (~rst_n ),
.uart_tx (rx_232_0 )
);
配置对应的位置:
/*[num1]*/ output /*[num2]*/ [ 7: 0] /*[num3]*/ uart_data_232_0 /*[num4]*/ ,
/*[num1]*/ reg /*[num2]*/ [ 15: 0] /*[num3]*/ reg_rf_ct9 /*[num4]*/ ;
/*[num1]*/ parameter /*[num3]*/ RF_ADC3_MIN /*[num4]*/ = 16'h8233;
/*[num1]*/ assign /*[num3]*/ uart_bus_clk /*[num4]*/ = clk;
uart_top_232 u0_uart_top_232(
/*[num1]*/ .uart_bus_clk /*[num3]*/ (uart_bus_clk /*[num4]*/ ),
/*[num1]*/ .uart_bus_rst /*[num3]*/ (~rst_n /*[num4]*/ ),
/*[num1]*/ .uart_tx /*[num3]*/ (rx_232_0 /*[num4]*/ )
);
- 🔵Simple Align › Num5: Upbound 和 Simple Align › Num6: Lowbound 为 位宽内的[ ]空格数。
例如:
output [ /*[num5]*/ 7:/*[num6]*/ 0] uart_data_232_0 ,
- 🔵 Simple Align: Width_always :是alway代码行的缩进量;
文件树显示
- 【功能简述】: 支持verilog/VHDL/SYSYSVERilog代码层次结构的文件树显示
- 【命令】
- 🔵【文件树显示】 命令 : Refresh the verilog file tree display 快捷键 :无
- 【设置】 :
- 🔵【Verilog Module Finder: Exclude Folders】verilog 文件树的排除文件夹名称,可以自定义增加,删除需要匹配的文件夹名称。[所打开的文件夹中屏蔽掉IP/或者一些备份文件的Verilog文件,使文件树的TOP层显示更加干净,默认是屏蔽(ip和core的文件夹)]
- 🔵触发和刷新(容器右上角有刷新按钮/主编辑器区域鼠标右键也有命令)
- 🔵支持VHDL和verilog systemverilog 的混合文件树显示
一键例化
- 【功能简述】: 一键例化/tb功能,例化的代码自动复制到剪切板
- 【命令】
- 🔵【一键例化】 命令 : Convert_instance 快捷键 :无
- 🔵【一键TB 】 命令 : Convert_testbench 快捷键 :无
- 【设置】:无
语法跳转
- 【功能简述】: 语法跳转功能,支持verilog/SYSYSVERilog语法跳转,插件内部已经集成了CTAGS 可以不用再配置
- 【命令】
- 🔵【语法跳转-模块跳转】 命令 : skip To Definition Module 快捷键 :鼠标右键 【转到例化模块】
- 🔵【语法跳转-PIN跳转】 命令 : skip To Definition Pin 快捷键 :鼠标右键 【转到例化PIN角】
- 🔵【语法跳转-定义跳转】 命令 : sgotoDefinitionreg 快捷键 :鼠标右键 【转到定义】
- 【设置】:无
语法检查
- 【功能简述】: 语法错误检查功能,支持verilog/SYSYSVERilog语法错误检查--推荐使用xvlog
- 【命令】 :无
- 【设置】 :
- 🔵配置xvlog环境变量
- 🔵xvlog配置成功可以在cmd中执行xvlog -version查看是否配置成功
- 🔵设置界面配置 FPGA_verilog › Linting: Linter 选择 xvlog
语法高亮
- 【功能简述】: 语法高功能,支持ucf,xdc,do,tcl,verilog,sysverilog,vhdl语法高亮,高云.cst语法高亮。
- 【命令】 :无
- 【设置】 :无
代码片段
- 【功能简述】: 支持verilog/SYSYSVERilog常用代码片段
- 【命令】 : module,tb,geli,separate,separate,separate,adder,subtractor,shangshenyan,zhuangtaiji,always,dapai,assign,alclk,alwaysposclk,alnegclk, alwaysnegclk,begin,end,initial,case,reg,regarray, reg ,regmemory,memory,input,output,wire,wirearray,array,parameter,localparam,integer,signed,prefix,signed,include,include,def, define, define,ifdef, ifdef,ifndef", ifndef,elsif, elsif,endif, endif,undef, undef,default_nettype, default_nettype,ternary,if,ifelse,for,while,forever,function,generate,genvar;
- 【设置】 :无
定义悬停
- 【功能简述】: 支持verilog/SYSYSVERilog定义悬停,插件内部已经集成了CTAGS 可以不用再配置
- 【命令】 :无
- 【设置】 :【Hover: Switch】可以配置悬停显示开关
数字递增、递减
- 【功能简述】:
- 【命令】
- 🔵[数字递增] 命令 : Increment Selection 快捷键 :CTRL + ALT + I
- 🔵[数字递减] 命令 : Decrement Selection 快捷键 :CTRL + ALT + U
- 🔵[反向选择] 命令 : Reverse Selection 快捷键 :无
- 【设置】 : Increment.num : 配置数字递增递减的步长
VIVADO联合仿真
- 【功能简述】: 可以实现快速VSCODEE进行仿真
- 【命令】 : Vivado_Questsim_Modelsim 快捷键 :无
- 【设置】 :
- 🔵 Vivado › Bat: Path : 设置你的VIVADO 的安装路径 默认值 :C:/Xilinx/Vivado/2018.3/bin/vivado.bat
- 🔵 Vivado Library: Path : 设置你的VIVADO 联合仿真库路径 默认值 :C:/Xilinx/vivado_2018_3_lib
- 🔵 Vivado Sim: Type: 设置你的VIVADO 联合仿真软件'modelsim' or 'questasim'. 默认值:questasim
- 🔵 Vivado Sim Path: Path : 设置你的联合仿真软件安装路径 默认值 :C:/questasim64_10.6c/win64
VIVADO 快速例化IP
- 【功能简述】: 可以实现快速VSCODEE进行例化VIVADO的IP
- 【命令】 :
- 🔵 Vivado_FindIP : 例化最新的VIVADO里面新建的IP文件 快捷键 :无
- 🔵 Vivado_FindIP_hand : 手动选择例化VIVADO里面的IP文件 快捷键 :无
VIVADO bit程序备份
- 【功能简述】: bit程序备份
- 【命令】 : Vivado_Bitbackup 快捷键 :无
- 【设置】 :
- 🔵通过Vivado_WebShowLog进行查看备份界面
- 🔵WEB界面还可以进行FTP文件上传
- 🔵WEB还可以自动生成下载bit程序和刷新ILA脚本,点击按钮后直接在VIVADO 的 tcl栏目黏贴既可运行备份的版本程序.
文件转换
- 【功能简述】: ucf转xdc文件
- 【命令】 : Convert UCF to XDC SORT ORDER 快捷键 :无
- 【设置】 :无
FTP功能
- 【功能简述】: FTP功能,支持VIVADO 的BIT文件上传到FTP服务器
- 【命令】 :
- 🔵【FTP配置】 命令 : getFtpConfig 快捷键 :无
- 🔵【FTP上传】 命令 : Upload File via FTP 快捷键 :无
- 🔵【FTP下载】 命令 : Download File via FTP 快捷键 : 无
- 【设置】 :
颜色主题
- 【功能简述】: 常用颜色主题
- 【命令】 :
- 【设置】 :主题名称:【jiang percy verilog themes】
WEB界面:
![web](https://github.com/1391074994/Verilog-Hdl-Format/raw/HEAD/images/web.png)
设置界面配置介绍
配置位置:设置 → 扩展设置 → verilog-hdl-format插件设置
Extension: Company Name : 输入你的公司或组织名称,设置好之后在使用TB,module代码片段的时候会自动填入公司或组织名称
Extension: User Name : 输入你的作者名称,设置好之后在使用TB,module代码片段的时候会自动填入作者名称
Extract Data: Custom Options : modelsim软件一键do文件合并之后定义需要加的指令。
FPGA_verilog开头的都是 Verilog-HDL/SystemVerilog/Bluespec SystemVerilog的linter(verilog语法检测)功能设置。如果需要进行语法检测,常见的设置(也可以选择使用其他语法检测)是设置FPGA_verilog › Linting: Linter:设置为xvlog,系统环境变量设置vivado的xvlog路径。
【FPGA_verilog.ctags.path】/【FPGA_verilog.ctags.choose】:默认为内部集成ctags,需要使用可以在设置里面进行切换。可以实现语法定义跳转(支持跨文件)。
感谢
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