verilog-hdl-format README

前言

• 注意🔴:高亮代码的时候需要切换颜色主题为:深色+
• 提升🟢:如果大家有好的修改意见,请给我留言. 🐧:1391074994 🐧裙: 819816965
• 如果好用,请记得给个好评😘😘😘.

功能

1. 实现verilog代码格式化功能（变量对齐，逗号对齐，括号对齐）。功能触发：按下 ctrl+shift+p :输入 verilog。 快捷键 CTRL + L;
2. 一件例化功能,例化的代码自动复制到剪切板。功能触发：按下 ctrl+shift+p :输入 Convert_instance。
3. ucf转xdc文件:
   1. 正常顺序转换。 功能触发：按下 ctrl+shift+p :输入 Convert UCF to XDC NORMAL ORDER。
   2. 可实现序号的从小到大的排列。 功能触发：按下 ctrl+shift+p :输入 Convert UCF to XDC SORT ORDER。
4. 语法高功能：ucf,xdc,do,tcl语法高亮，verilog语法高亮，高云.cst语法高亮。
5. verilog代码常用片段。
6. verilog代码定义变量悬停显示。
7. 代码错误检查:加入Verilog-HDL/SystemVerilog/Bluespec SystemVerilog的linter(verilog语法检测)功能
8. vivado仿真文件的快速转换功能

• 操作范例:bilibi 示范链接
• 演示文档链接:CSDN演示文档链接

功能介绍

5. 代码片段:支持输入的代码片段: | module | geli | jishuqi | shangshenyan | tb | zhuangtaiji | always | dapai | assign | alwaysposclk | alwaysnegclk | begin | end | initial | case | reg | regarray | regmemory | wire | wirearray | array | parameter | localparam | integer | signed | include | def | ifdef | ifndef | elsif | endif | undef | ts | default_nettype | ternary | if | ifelse | for | while | forever | function | generate |genvar 其中 比较常用的部分:module/geli/jishuqi/shangshenyan/tb/zhuangtaiji/always/dapai

Thanks

• verilog-simplealign
• Verilog-HDL/SystemVerilog/Bluespec SystemVerilog

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